Lista de Exercícios. Arquitetura de Computadores

Lista de Exercícios

Arquitetura de Computadores

Turma Avançada

Professor: Ricardo Quintão

Página Pessoal: www.rgquintao.com.br

e-mail: [e-mail]

1- (Questão 24 – Petrobrás – Analista de Sistemas Júnior – Infraestrutura – ano 2010)

Supondo operação em dois modos: paralelo - com todos os processadores totalmente utilizados, serial - com apenas um processador em uso, que fração da computação original pode ser sequencial para obter uma aceleração igual a 90 com 120 processadores?

a) 0,25%

b) 0,28%

c) 0,33%

d) 0,54%

e) 0,75%

2- (Questão 48 – Petrobrás – Analista de Sistemas Júnior – Infraestrutura – ano 2008)

Suponha que tenham sido feitas as seguintes medições para um computador:

Medição Efetuada Valor

Frequência de execução de instruções do tipo FP 30%

CPI médio de operações do tipo FP 4,0

CPI médio de outras operações (diferentes de FP) 1,2

Frequência de execução de instruções do tipo FPSQR 2%

CPI de FPSQR 10

CPI – Ciclos de clock por instrução

FP – Floating-Point

FPSQR – Operação de raiz quadrada de FP

Considere que duas alternativas para melhorar o desempenho do computador sejam: diminuir o CPI de FPSQR para 2 ou diminuir o CPI médio de todas as operações de FP para 2,5. Compare essas duas alternativas de projeto, usando a equação de desempenho de CPU e calcule a aceleração obtida com a alternativa que apresentar melhor desempenho. Qual o valor da aceleração obtida?

a) 1,09

b) 1,17

c) 1,28

d) 1,35

e) 1,40

3- (Questão 41 – BNDES – Profissional Básico – Análise de Sistemas - Suporte – ano 2008)

Seja A uma máquina hipotética com tempo de ciclo de 5 ns e sem paralelismo no nível de instrução. Assumindo-se que cada estágio demora um ciclo de relógio, qual opção indica uma latência e um número de estágios no pipeline de uma máquina hipotética B suficientes para que B tenha uma largura de banda de processador superior ao da máquina A?

a) 12 ns de latência e 2 estágios.

b) 14 ns de latência e 2 estágios.

c) 20 ns de latência e 5 estágios.

d) 24 ns de latência e 3 estágios.

e) 28 ns de latência e 4 estágios.

4- (Questão 45 – BNDES – Profissional Básico – Análise de Sistemas - Suporte – ano 2008)

Em relação a métodos de chamada de sub-rotinas, pode-se afirmar que chamadas por:

a) Valor com transferência real de dados não necessitam de armazenamento adicional.

b) Valor com transferência real de dados necessitam de mais um nível de endereçamento indireto.

c) Valor com transferência real de dados são eficientes para parâmetros de grande tamanho.

d) Referência não necessitam de espaço duplicado nem atividade de cópia.

e) Referência não necessitam de mais um nível de endereçamento indireto.

5- (Questão 31 – BNDES – Analista de Sistemas – Suporte – ano 2010)

A arquitetura de processadores UMA (Uniform Memory Access), que utiliza um único barramento para comunicação entre os processadores e a memória RAM, tem como principal limitador o(a):

a) Endereçamento de, no máximo, 2GB de RAM.

b) Aumento de tráfego no barramento, aumentando muito a dissipação de calor.

c) Sobrecarga no barramento que limita o número de CPUs, em função de o barramento de comunicação ser compartilhado.

d) Impossibilidade de utilizar cache nessa arquitetura.

e) Existência de um limite no tamanho dos blocos de cache de 16 bytes.

6- (Questão 47 – Petrobrás – Analista de Sistemas Júnior – Infraestrutura – ano 2008)

Uma máquina possui instruções de 16 bits e endereços de 4 bits. Do conjunto total de instruções, 15 referenciam 3 endereços, 14 referenciam 2 endereços e 16 não apresentam referência a endereço. Qual é o número máximo de instruções que referenciam 1 endereço que esta máquina pode ter?

a) 7

b) 16

c) 31

d) 63

e) 128

7- (Questão 34 – Petrobrás – Analista Sistema Júnior – Infraestrutura – ano 2010)

Seja um sistema de computação que possui uma memória principal com capacidade máxima de endereçamento