Comparação das duas arquiteturas (RISC X CISC)

Comparação das duas arquiteturas (RISC X CISC)

Arquitetura CISC (Complex Instruction Set Code)

O desenvolvimento da micro-electrónica permitiu a construção de processadores cada vez mais complexas e mais próximas de instruções de linguagens de alto nível (HLL), mas manteve o modelo de programação ao nível da linguagem máquina, assente numa utilização elevada da memória em detrimento do uso de registos (por exigirem compiladores mais complexos).

Esta arquitetura processa e trata grandes e complexas instruções, nomeadamente operações de multiplicação e divisão mas também executa e/ou descodifica grandes quantidades de operações, parecendo possuir outro processador pelo facto da maioria dos algoritmos já se encontrarem no processador sendo o seu tempo de restabelecimento praticamente nulo.

A CISC é implementada e guardada em micro-código no processador, sendo difícil modificar a lógica de tratamento de instruções.

Esta arquitetura suporta operações do tipo "a=a+b" descrita por "add a,b", ou seja podem simplesmente utilizar dois operandos para uma única instrução, sendo um deles fonte e destino (acumulador) e permite um ou mais operadores em memória para a realização das instruções. Com isto se comprova a necessidade de abranger um elevado leque de modelos de endereçamento, com acesso directo à memória e com apontadores

para as variáveis em memória, armazenados eles próprios (ponteiros) em células de memória.

A complexidade que envolve estes modelos compromete o produto a nível de comercialização e desenvolvimento, limitando ou diminuindo o aumento a frequência de relógio, não só pelo tempo de acesso às memórias como devido ao reduzido número de registos.

Arquitetura RISC (Reduced Instruction Set Code)

Para os processadores anteriores a esta tecnologia, o tempo de execução representava 90% do tempo total de funcionamento e apenas os restantes 10% eram deixados para o estabelecimento das instruções de execução do algoritmo, devido a possuírem maior numero de instruções internas ao processador.

Esta tecnologia baseia-se fundamentalmente numa estrutura de instruções simples e rápidas, que permitam interpretar maior número possível de instruções pelo processador, deixando para o compilador a tarefa de estruturar as funções mais complexas com base nas funções simples internas ao processador.

Esta arquitetura suporta operações do tipo "a=b+c" descrita por "add a,b,c", ou seja, podem especificar três operandos para uma única instrução, mas exclusivamente se estes forem registos, originando em situação contrária (operadores em memória) um atraso provocado pela introdução de acções extra no processador que se reflecte no funcionamento encadeado (piplining).

Para garantir rapidez e eficiência do sistema, pretende-se que os operadores sejam acedidos á velocidade

de funcionamento do processador, logo se justifica a utilização dos registos, e para que a representação de todas as variáveis para processamento sejam apresentadas como registos, tem que se garantir um número elevado destes, assegurando-se atualmente a maioria das variáveis escalares pela utilização de 32 registos genéricos que caracterizam a maioria da tecnologia dos compiladores actuais.

Na representação de variáveis estruturadas, a sua atribuição não se apresenta de forma tão linear, a titulo de exemplo, um inteiro nesta arquitetura ocupa 32 bits, os reais 32 ou 64 bits (consoante a precisão) e cada célula de memória contem apenas 8 bits, logo cada variável ocupa várias células, portanto uma operação básica entre duas variáveis estruturadas implicava várias operações entre registos (efetuadas parcelarmente, e implicavam elevado número de operações e registos), para isso utilizam um indicador (.align x) para alinhar a informação apenas em localizações de memória que começam por endereço par para 16 bits (x=1) ou então múltiplos de 4 para 32 bits (x=2).

O comprimento das instruções em arquiteturas RISC tiveram que ser fixados devido á adopção de tecnologias tipo piplining e à maior facilidade e simplicidade e consequente redução do tempo de execução, estando o dimensionamento determinado por 32 bits para permitir especificar os três operandos.

Arquitetura RISC implementa conceitos como:

Piplining - a cada ciclo de relógio entra uma instrução e é executada

paralelamente as anteriores até terminarem, podendo-se chamar