Resumo – Na implementação
Por: lucianovaranda • 2/10/2023 • Trabalho acadêmico • 2.189 Palavras (9 Páginas) • 34 Visualizações
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Prática 6: Células de Memória
Leonny Sousa Sá Universidade Federal do Piauí leonnysousa@gmail.com
Resumo – Na implementação de circuitos, são amplamente utilizados dispositivos que possuem capacidade de memória. Nesse contexto, será verificada a implementação dos flip-flops, células de memória amplamente utilizadas.
Palavras-chave— Células de memória, diagramas de tempo, flip-flops.
Abstract - In the implementation of circuits, devices that have memory capacity are widely used. In this context, we will verify the implementation of flip-flops, widely used memory cells.
Key words - Memory cells, time diagrams, flip-flops.
- objetivos
- Implementar e verificar o funcionamento de células de memória do tipo Latch.
- Implementar e verificar o funcionamento de células de memória do tipo Flip-Flop.
- material utilizado
- Kit de eletrônica digital EXSTO;
- Jumpers;
- Circuitos integrados: 7400,7474 e 74112.
- Desenvolvimento teórico
- Introdução
Os circuitos digitais utilizados atualmente podem ser divididos em dois tipos, combinacionais e sequenciais, de acordo com seu funcionamento. Os circuitos combinacionais são circuitos cujos níveis lógicos das saídas dependem apenas dos níveis lógicos em suas entradas naquele instante, não sendo afetado por qualquer condição de entrada ou saída que tenha ocorrido em um momento anterior, uma vez que esse tipo de circuito não memoriza suas condições de nível lógico.
Os circuitos sequenciais, a serem verificados nas montagens a seguir, são circuitos cujas condições de nível lógico de suas saídas em um momento anterior afetam suas saídas no presente, uma vez que esse tipo de circuito memoriza a saída anterior e a utiliza para determinar uma nova saída por meio de uma realimentação.
Entre os circuitos sequenciais temos os flip-flops (FFs) mais básicos como o flip-flop SR (SET e RESET), o flip-[pic 2]
flop JK, e o flip-flop D ( DATA). O flip-flop SR possui 2 saídas complementares Q e Q’ e 3 entradas, um detector de
bordas, clock (CLK), uma entrada denominada R, RESET, e outra denominada S, SET. Quando a entrada SET é ativada a saída Q passa a ter nível lógico 1 e quando a entrada
RESET é ativada a saída Q passa a ter nível lógico 0. Quando as entradas SET e RESET estão desativadas o nível lógico de Q é mantido inalterado enquanto a ativação simultânea das entradas SET e RESET geram resultados indesejados como Q = Q’ e imprevisíveis quando são desativados simultaneamente, por esse motivo, é uma circunstância inválida. O funcionamento do flip-flop SR é semelhante ao do latch SR, a diferença é que o flip-flop SR é um latch SR implementado de um clock. A ativação do SET ou do RESET só afeta a saída Q e Q’ quando o clock está em estado ativo por borda de descida ou subida e essas duas saídas ficam com nível lógico inalterado até que o clock seja ativado.
O diagrama lógico de um flip-flop RS é apresentado a seguir:
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Figura 1. Flip-flop SR.
O flip-flop JK pode ser implementado a partir de um latch RS e um circuito direcionador de pulso e funciona com três entradas, sendo elas um detector de bordas, CLK, uma entrada denominada J e outra denominada K e duas saídas Q e Q’ complementares. Quando a entrada J possui nível lógico 1 Q passa a ter nível lógico 1 e quando K possui nível lógico 1 Q passa a ter nível lógico 0. Quando J = K= 1 as saídas Q e Q’ comutam seu nível lógico e quando J = K = 0 as saídas Q e Q’ permanecem inalteradas, tendo nível lógico igual ao inicial. As entradas J e K são ativas apenas quando o CLK está ativo por borda de descida ou subida.
O diagrama lógico do flip-flop JK é mostrado na figura 2 a seguir:
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Figura 2. Flip-flop JK.
O flip-flop JK pode ser implementado pelo circuito integrado (CI) 74LS112, mostrado a seguir:
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Figura 3. Diagrama de pinos do CI 74112.
O flip-flop D possui duas entradas sendo elas um detector de borda, CLK, e uma entrada denominada D e duas saídas complementares Q e Q’. Quando D possui nível lógico 0 a saída Q passa a ter nível lógico 0 e quando D passa a ter nível lógico 1 a saída Q também passa a ter nível lógico 1. A entrada D é ativada apenas quando o CLK está em estado ativo por borda de descida ou subida, não tendo efeito sobre Q quando o CLK está desativado.
O diagrama lógico do flip-flop D é mostrado na figura 4 a seguir:
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Figura 4. Flip-flop D.
O flip-flop D pode ser implementado pelo CI 7474, mostrado a seguir:
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Figura 5. CI 7474.
- Montagens
Primeira montagem: Latch RS.
- O latch SR funciona de forma semelhante ao flip-flop RS, a diferença é que as entradas SET e RESET são ativadas independentemente ,uma vez que esse circuito não possui um clock .
O circuito lógico e a tabela verdade do latch RS com entradas ativas em nível baixo são mostrados a seguir:
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Figura 6. Latch RS com entrada ativa em nível baixo.
TABELA I
TABELA VERDADE DO LATCH RS ATIVO EM BAIXO.
SET | RESET | Q | Q’ |
0 | 0 | Inválido | |
0 | 1 | 1 | 0 |
1 | 0 | 0 | 1 |
1 | 1 | Não muda |
- O diagrama elétrico e o diagrama de tempo do circuito são mostrados nas figuras 7 e 8, respectivamente, a seguir:
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Figura 7. Diagrama elétrico do latch RS.
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